Nel racconto dell'intelligenza artificiale l'attenzione va quasi sempre al chip: il nodo produttivo, i nanometri, i transistor per millimetro quadrato. Ma a metà 2026 il punto di strozzatura della filiera non è più disegnare il chip, né inciderlo sul silicio: è metterlo insieme. La fase che l'industria ha chiamato per decenni back-end — assemblaggio e collaudo, il lavoro a valle della fonderia — è diventata insieme il collo di bottiglia dell'AI e uno dei segmenti più redditizi dei semiconduttori.
Un numero dà la misura del ribaltamento: secondo le stime di filiera riportate da TrendForce il 28 aprile 2026, un wafer di packaging CoWoS di TSMC è prezzato intorno ai 10.000 dollari, quanto un wafer logico a 7 nanometri. L'operazione che un tempo serviva solo a incapsulare il die costa quanto la litografia.
Che cos'è il packaging avanzato
Il packaging tradizionale prende un singolo pezzo di silicio, lo protegge e lo collega alla scheda. Quello avanzato costruisce invece un sistema mettendo insieme più pezzi di silicio — spesso fabbricati su nodi diversi — in un unico pacchetto, con collegamenti così fitti da farli comportare quasi come un chip solo. Le famiglie sono tre.
- 2.5D: i die affiancati su un interposer di silicio, o su «ponti» di silicio annegati nel substrato. È la categoria di CoWoS (TSMC), EMIB (Intel) e I-Cube (Samsung).
- 3D: i die impilati e collegati verticalmente con via passanti nel silicio o, nella versione più spinta, con l'hybrid bonding, che unisce rame su rame senza saldature. È la logica di SoIC (TSMC) e Foveros Direct (Intel).
- Fan-out: i contatti ridistribuiti su un'area più larga del die, senza substrato organico tradizionale. Ha portato InFO negli smartphone e torna, in versione ad alta densità, nei moduli per data center.
Il chiplet è la conseguenza economica di tutto questo: invece di un unico die gigantesco — costoso e con rese che precipitano al crescere dell'area — si producono blocchi più piccoli, ciascuno sul nodo che gli conviene.
Perché la coda si forma proprio qui
Un acceleratore per l'AI non è limitato solo dalla potenza di calcolo, ma da quanto in fretta legge e scrive in memoria. La risposta si chiama HBM (high bandwidth memory): pile di die di DRAM a pochi millimetri dal processore. Avvicinare così tanto memoria e logica richiede un interposer, cioè packaging avanzato: senza, i die esistono e non diventano un prodotto.
Il vincolo fisico ha un nome: il limite del reticolo, l'area massima che una macchina litografica espone in una sola volta, poco più di 800 millimetri quadrati. I pacchetti per l'AI hanno superato quella soglia, ma c'è un contrappasso aritmetico: più il pacchetto è grande, meno pezzi entrano in un wafer da 300 millimetri. Per un chip della classe Rubin di Nvidia, a 5,5 volte il reticolo, da un singolo wafer di packaging escono secondo TrendForce circa sette unità, in alcune configurazioni quattro. Ecco perché la capacità misurata in wafer al mese cresce molto più in fretta degli acceleratori consegnati: parte dell'espansione annunciata serve solo a stare fermi.
| Piattaforma | Stato a metà 2026 | Passo successivo | Pile di HBM supportate |
|---|---|---|---|
| TSMC CoWoS-L | Interposer fino a 5,5 volte il reticolo | 9,5 volte il reticolo nel 2027 | Fino a 12 di HBM4; a 9,5x, 12 attorno a 4 acceleratori |
| Intel EMIB / EMIB-T | Pacchetti da 100×100 mm | 120×120 mm, poi 120×180 mm entro il 2028 | 8 tipiche a metà 2026, almeno 12 a 120×120 mm, fino a 24 a 120×180 mm |
| TSMC CoPoS (su pannello) | Linea pilota, qualifica attesa in chiusura a giugno 2026 | Pilota a metà 2027, rampa 2028-2029 | Non ancora dichiarate |
Quanto vale il mercato, e come cambia dentro
Il mercato del packaging avanzato ha chiuso il 2024 a 46 miliardi di dollari, in crescita del 19% dopo la flessione del 2023, e secondo Yole Group (comunicato del 2 settembre 2025) arriverà a 79,4 miliardi nel 2030, con un tasso composto del 9,5% all'anno. Va segnalata una revisione: nel 2024 circolava una fotografia diversa, base 2023 a 37,8 miliardi e crescita intorno all'11%. Il traguardo è quasi identico, ma il punto di partenza si è alzato: parte della crescita attesa per il decennio è già stata incassata.
Il dettaglio più interessante è la ricomposizione interna. Il segmento più grande resta mobile ed elettronica di consumo, circa il 70% dei ricavi 2024; ma quello che corre è telecomunicazioni e infrastrutture — in sostanza i data center — atteso da Yole a un tasso composto del 14,9% fra il 2024 e il 2030. Il volume è ancora negli smartphone; il margine e la crescita si spostano sui server.
TSMC: il packaging non è più un servizio accessorio
I conti del secondo trimestre 2026 di TSMC, pubblicati il 16 luglio, sono i numeri che raccontano meglio la trasformazione.
| TSMC, secondo trimestre 2026 | Valore |
|---|---|
| Ricavi | 40,20 miliardi di dollari (+12% sul trimestre precedente) |
| Margine lordo / operativo | 67,7% / 60,3% |
| Piattaforma HPC | 66% dei ricavi (+20% sul trimestre); smartphone al 22% |
| Investimenti 2026 (guidance) | 60-64 miliardi di dollari, alzata da 52-56 |
| Capex a packaging avanzato, test e maschere | 10-20% del totale |
| Guidance terzo trimestre | 44,6-45,8 miliardi, margine lordo 65-67% |
Il dato da tenere è quello sugli investimenti: nella fascia alta, il 20% di 64 miliardi significa oltre dodici miliardi di dollari in un anno destinati a packaging avanzato, collaudo, maschere e voci collegate — la società non scorpora il solo packaging — per un'attività che, secondo le stime di filiera raccolte da TrendForce, valeva circa il 10% dei ricavi del gruppo nel 2025. Sempre TrendForce segnala che la redditività lorda del packaging avanzato è ancora inferiore alla media aziendale, ma che i prezzi la stanno avvicinando a quella dei processi logici: un'attività storicamente a basso valore aggiunto starebbe diventando un secondo motore di profitto.
La coda si accorcia, ma non si chiude
Il quadro TrendForce del 15 giugno 2026 è questo: la capacità CoWoS di TSMC dovrebbe passare dai circa 75-80 mila wafer al mese di inizio 2026 a 120-140 mila entro fine anno, con i partner esterni — gli assemblatori indipendenti, o OSAT — che ne aggiungono altri 50-60 mila: una capacità di settore vicina ai 200 mila wafer al mese. Lo scarto fra domanda e offerta dovrebbe così ridursi da circa il 20% a circa il 10%: un miglioramento, non una soluzione, perché a fine 2026 mancherà ancora un chip ogni dieci richiesti.
Conta però anche a chi va quella capacità. Secondo le ricostruzioni di filiera pubblicate da DigiTimes nel dicembre 2025, Nvidia avrebbe prenotato oltre metà della capacità CoWoS di TSMC per il biennio 2026-2027 e i grandi clienti nel complesso oltre l'85%: al resto del mercato resterebbe meno del 15%. È il dettaglio che spiega perché molti progetti di chip AI annunciati non arrivino mai a volume: non manca il disegno, manca lo slot di assemblaggio.
Chi incassa a valle
Il secondo trimestre 2026 ha portato risultati record ai due maggiori OSAT quotati. Amkor Technology ha comunicato il 27 luglio 2026 ricavi per 1,90 miliardi di dollari, il 26% in più su base annua, con margine lordo al 16,8%, utile netto di 174 milioni e 0,70 dollari per azione diluita. Il punto rilevante: i prodotti a packaging avanzato hanno pesato per 1,557 miliardi, cioè l'82% dei ricavi. Gli investimenti 2026 sono previsti fra 2,5 e 3,0 miliardi: per chi fattura 1,9 miliardi a trimestre, è un rapporto fra capex e ricavi da fonderia, non da assemblatore.
ASE Technology Holding, il primo OSAT al mondo, ha comunicato il 9 luglio 2026 ricavi del secondo trimestre pari a 191.064 milioni di dollari di Taiwan (6.050 milioni di dollari), +26,7% sull'anno, con la divisione assemblaggio, test e materiali a 126.148 milioni (+36,3%).
Non solo TSMC: la partita è aperta
Intel si muove con decisione, e non sul silicio ma proprio sul pacchetto: secondo TrendForce (18 marzo 2026) il complesso di packaging avanzato in Malesia, noto internamente come Project Pelican, era completo al 99% e atteso operativo entro il 2026, e supporterà sia EMIB sia Foveros. Il segnale più eloquente è però arrivato dalla call sui risultati TSMC del 16 luglio 2026, dove il management ha detto di accogliere favorevolmente soluzioni alternative come EMIB-T, perché alleviano i vincoli di capacità CoWoS. Quando il leader di mercato si augura che i concorrenti aggiungano capacità, il collo di bottiglia è reale.
Sullo sfondo si prepara un cambio più radicale: il passaggio dal wafer tondo da 300 millimetri al pannello quadrato. È il senso di CoPoS (chip on panel on substrate) di TSMC, con le prime consegne di macchinari a febbraio 2026, la qualifica attesa a giugno 2026 e la rampa fra il 2028 e il 2029. Un pannello spreca molta meno area di un disco quando si tagliano pacchetti grandi e rettangolari; l'ostacolo è la deformazione: più il substrato è largo, più tende a incurvarsi nei cicli termici.
Perché è anche una partita geopolitica
Per anni la politica industriale occidentale ha guardato solo alle fabbriche di wafer, ignorando che quasi tutto l'assemblaggio avanzato era concentrato in Asia orientale. Il 2026 mostra la correzione di rotta. Amkor ha portato l'investimento nel campus di Peoria, in Arizona, da 2 a 7 miliardi di dollari — cantiere aperto nell'ottobre 2025, sostegno del CHIPS Act fino a 400 milioni di contributi e 200 di prestiti — e vi assemblerà in regime turnkey per TSMC i chip della fabbrica vicina, con Apple fra i committenti. Nella stessa direzione l'annuncio TSMC di ulteriori 100 miliardi di dollari in Arizona per fabbriche a 2 nanometri e oltre e impianti di packaging avanzato.
Cosa guardare nei prossimi trimestri
Il divario domanda-offerta sul CoWoS. L'obiettivo è scendere dal 20% al 10% circa entro fine 2026. Se lo scarto si chiude più in fretta, il potere di prezzo sul packaging si riduce; se non si chiude, la scarsità slitta all'anno dopo.
Il margine lordo degli OSAT. È il termometro più onesto della filiera: Amkor ha guidato al 18,5-19,5% per il terzo trimestre 2026 dal 16,8% del secondo. Se la salita continua, il potere contrattuale si sposta verso gli assemblatori.
La concentrazione della domanda. Se oltre metà della capacità di packaging più avanzata al mondo è prenotata da un solo cliente, il rischio non è la scarsità: è che quel cliente rallenti. Il 29 luglio 2026 SK hynix ha pubblicato il miglior trimestre della sua storia — utile operativo a 60.542,6 miliardi di won, margine del 76% — e il titolo ha perso comunque il 9,61% a Seul: il risultato, per quanto da record, era sotto il consenso degli analisti (circa 64.000 miliardi di won secondo LSEG SmartEstimate). Il mercato non ha punito i conti, ha riprezzato le attese sui trimestri successivi.
Le date di CoPoS ed EMIB-T. Sono i due tentativi di aggirare il collo di bottiglia per vie diverse: uno slittamento su entrambi allungherebbe la scarsità oltre il 2027.
Resta il punto di fondo: per cinquant'anni il progresso dei semiconduttori si è misurato sulla dimensione del transistor. Una parte crescente di quel progresso viene invece dall'architettura del pacchetto, cioè da come i pezzi vengono disposti, impilati e collegati. È un cambiamento tecnico che ha già spostato il profilo di chi guadagna nella filiera.
Fonti: Yole Group, «Advanced packaging market set to reach $79.4 billion by 2030» (02/09/2025); TSMC, risultati e call del secondo trimestre 2026 (16/07/2026), via trascrizione The Motley Fool e slide riprese da Investing.com; TrendForce sul prezzo del wafer CoWoS (28/04/2026), su capacità e divario domanda-offerta (15/06/2026), su CoPoS (13/04/2026) e sui piani Intel (18/03/2026); Tom's Hardware sulla roadmap CoWoS; DigiTimes (10/12/2025) sull'allocazione della capacità; Amkor Technology (27/07/2026 e ottobre 2025); ASE Technology Holding (09/07/2026); SK hynix, «2Q26 Financial Results», e CNBC (29/07/2026). Le stime di filiera sono soggette a revisione. Il grafico Hub Finanza ha finalità illustrative.
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